GF(2^M) multiplier implementation on a partially reconfigurable FPGA
Kısmi yeniden yapılandırılabilir FPGA üzerinde GF(2^M) çarpma uygulaması
- Tez No: 416659
- Danışmanlar: DOÇ. DR. CÜNEYT FEHMİ BAZLAMAÇCI
- Tez Türü: Yüksek Lisans
- Konular: Elektrik ve Elektronik Mühendisliği, Electrical and Electronics Engineering
- Anahtar Kelimeler: Belirtilmemiş.
- Yıl: 2015
- Dil: İngilizce
- Üniversite: Orta Doğu Teknik Üniversitesi
- Enstitü: Fen Bilimleri Enstitüsü
- Ana Bilim Dalı: Elektrik-Elektronik Mühendisliği Ana Bilim Dalı
- Bilim Dalı: Belirtilmemiş.
- Sayfa Sayısı: Belirtilmemiş.
Özet
Bu tez, FPGA'lerin kısmi yeniden yapılandırılabilirlik özelliği kullanılarak, değişen giriş trafik koşullarına uyum sağlayabilen bir Galois alanı çarpım IP bloğu tasarımı ve uygulamasını amaçlamaktadır. Yüksek ve düşük trafik oranları için iki farklı çarpım bloğu kullanılmaktadır. İlk olarak, parçalı çarpma algoritmaları kullanılarak, küçük alan kullanımlı ve düşük güç tüketimli bir alan etkin çarpım bloğu tasarlanmıştır. İkinci olarak, daha yüksek kaynak tüketimli ancak daha iyi zaman performanslı bir yüksek performans çarpım IP bloğu tasarlanmıştır. Düşük trafik oranlarında, daha iyi alan ve güç kullanımı için alan etkin çarpım bloğu kullanılmaktadır. Ancak, çarpma istekleri belli bir eşiği aştığında, alan etkin çarpım gelen isteklere geçerli bir zamanda servis verememektedir. Böyle durumlarda çarpma isteklerine daha hızlı servis verebilmek için FPGA kısmi bit dosyası kullanılarak yeniden yapılandırılıp yüksek performans çarpım etkinleştirilmektedir. Yüksek performans çarpımın güç tüketimi yüksek olmakla birlikte işlem hacim gereksinimi değişken olduğunda alan etkin çarpımın kullanımıyla ortalamada dengelenmektedir.
Özet (Çeviri)
The thesis aims to design and implement a Galois field multiplier IP block that adapts to changing input traffic conditions, using partial reconfiguration feature of FPGAs. Two different multiplier blocks are used for high and low traffic rates. First, an area efficient multiplier block with small area utilization and low power consumption is designed by using splitting type multiplication algorithms. Second, a high performance multiplier IP block with higher resource consumption but better time performance is designed. At low traffic rates, area efficient multiplier block is used for better area and power utilization. However, when multiplication requests exceed a certain threshold, area efficient multiplier is not capable of serving the incoming requests within an acceptable time. In such cases, the high performance multiplier is activated by reconfiguring the FPGA using a partial bit file to be able to serve the multiplication requests faster. Although power consumption of high performance multiplier is high, on average it is balanced by use of area efficient multiplier when throughput requirement is variable.
Benzer Tezler
- Separability properties of agranovich-vishik type elliptic operators in banach space valued function classes
Banach uzay değerli fonksiyon sınıflarında agranovıch-vıshık tipli eliptik operatörlerin ayrılabilirlik özellikleri
ASUMAN ÖZER
Doktora
İngilizce
2018
Matematikİstanbul Teknik ÜniversitesiMatematik Mühendisliği Ana Bilim Dalı
PROF. DR. KAMİL ORUÇOĞLU
PROF. DR. VELİ ŞAHMUROV
- Üç değişik metrik fon uzayında skaler bir alanın kuantum dalgalanmaları
Quantum fluctuations for a scalar field in the background of three different metrics
REYHAN KAYA
- Pülsatif akımlarda rotametre ile debi ölçülmesi
Flowrate measurements by means of a rotameter in pulsating flow
KAZIM YILMAZ
- Helmholtz salınıcısının rezonans durumlarında dallanma analizi
Bifurcation analysis of helmholtz oscilator in resonances
REŞAT KÖŞKER
