Development of a high-level synthesis tool specialized on FIR-based multirate systems
SOY tabanlı çoklu hızlı sistemlerde uzman yüksek seviye sentezleyici geliştirilmesi
- Tez No: 82998
- Danışmanlar: DOÇ. DR. GÜNHAN DÜNDAR
- Tez Türü: Doktora
- Konular: Elektrik ve Elektronik Mühendisliği, Electrical and Electronics Engineering
- Anahtar Kelimeler: Derleyiciler, Sayısal işaret işleme, Sentezleme, Tasarım otomasyonu, Compilers, Digital signal processing, Synthesizing, Design automation
- Yıl: 1999
- Dil: İngilizce
- Üniversite: Boğaziçi Üniversitesi
- Enstitü: Fen Bilimleri Enstitüsü
- Ana Bilim Dalı: Elektrik-Elektronik Mühendisliği Ana Bilim Dalı
- Bilim Dalı: Belirtilmemiş.
- Sayfa Sayısı: Belirtilmemiş.
Özet
KISA ÖZET Sayısal işaret işleme, elektrik mühendisliğinin en yerleşik alanlarından biri oldu ğundan Ja^^m^ ot omajsyonund,a e& Ç°k çalışılan konulardan biridir. Son yıllarda geliş- tirilen çoklu hızlı tekniklerle yeni uygulama alanları ortaya çıkmıştır. Çoklu hızlı algo ritmaların en önemli özelliği işlemsel verimliliktir. Bu tezde, Sonlu Dürtü Yanıtlı (SDY) tabanlı çoklu hızlı sayısal sistemlerin do nanım olarak gerçeklenirken geçen tasarım zamanım kısaltmak için bir siükon-deFİeyiei- geliştirilmiştir. Bu çalışma, bundan sonra geliştirilecek bu tip derleyicilerin, bildiğimiz kadarıyla, ilk örneğidir. Çoklu hızlı sistemlerde bulunan seyrelticiler ve genleştiriciler etkin örnek hızım değiştirmektedir. Bu da donanım olarak gerçeklenirken farklı saat sinyallerini zorunlu kılar. Oysa benzer işlemleri yapan düğümlerin tasarımcı tarafından doğru bir şekilde tek bir düğüme katlanmasıyla derleyici tek bir saat sinyaliyle bütün sistemi gerçekleyebilmektedir. Ayrıca bir SDY süzgeci, bir SDY süzgecini izleyen bir seyreltici, bir genleştirciyi izleyen bir SDY süzgeci tipindeki işlemler tek bir düğüm olarak derleyicinin girişinde kullanılan sistem tanım dosyasına yazılabilmektedir. Bir katta bulunan SDY süzgeçlerinin katsayılanndaki benzer terimler kullanılarak bu çarpım işlemleri çarpıcısız olarak gerçeklenmektedir. Sonuç olarak derleyici alan, güç ve saat işaretleri bakımından verimli devre planlan üretmektedir. Bütün bu özelliklerinin yanında derleyicimiz, herhangi bir SDY-tabanlı çoklu hızlı sistemin çıkışındaki hata verildiğinde, her SDY-tabanlı düğümdeki katsayıların ve veriyolunun tamsayı olmayan kısmının sınırlama seviyelerini hesaplayabilmededir. Ayrıca diğer tüm silikon derleyi cilerinin yaptığı gibi kullanıcı tarafından belirlenen alan, zaman ve güç kısıtlarına göre kütüphanelerden eleman seçer ve bunların işlemsel zamanlamasını yapar. Derleyicimiz bit-paralel-basamak-seri tipindeki işaretleri işlemek üzere proglanmıştır.
Özet (Çeviri)
IV ABSTRACT Digital Signal Processing (DSP) is the most studied axea in design automa tion, because it is one of the most well-established branches of electrical engineering for several years. In the last few years, it is stimulated by the progression of mul- tirate techniques. The rapid development on multirate digital signal progressing is complemented by the emergence of new applications. The key property of multirate algorithms is their computational efficiency. In this thesis, a silicon compiler is developed to reduce design time for the hard ware realization of FIR-based multirate DSP algorithms. This is a brand new study, because there does not exist a silicon compiler of this type according to our knowledge. Although multirate algorithms contain decimators and interpolators changing the ef fective sample rate, the design of synchronous systems using a single-clock signal is possible by this newly developed tool. The designer can achieve this by folding nodes of similar type into a single node. Additionally, the FIR filters followed by a decimator or following an interpolator can be entered as a single node while defining a system at the input of the tool. Also multiplications with the tap coefficients in FIR-based nodes in a fold are handled at the same time to exploit common terms so as to realize those multiplications without multipliers. As a result, the tool produces very efficient layouts in terms of area, power and clock signals. It can also determine the quantization levels of tap coefficients in FIR-based nodes and fractional parts of data bus if the system output error is specified. It also handles module selection under given power, area and delay constraints and scheduling like other well-known silicon compilers. The compiler is programmed to process bit-parallel-digit-serial architectures.
Benzer Tezler
- Elektrik enerji iletim şebekelerinin optimal genişletme planlaması
Optimal expansion planning of power transmission networks
NAZİF HÜLAGÜ SOHTAOĞLU
Doktora
Türkçe
1994
Elektrik ve Elektronik Mühendisliğiİstanbul Teknik ÜniversitesiPROF.DR. NESRİN TARKAN
- Konteyner gemilerin yatırım analizi
Başlık çevirisi yok
NEDİM SUKAS
Yüksek Lisans
Türkçe
1998
Gemi Mühendisliğiİstanbul Teknik ÜniversitesiGemi İnşaatı ve Gemi Makineleri Mühendisliği Ana Bilim Dalı
PROF. DR. A. YÜCEL ODABAŞI
- Kalite yönetiminde şartnameler ve performans şartnameleri
Başlık çevirisi yok
KEREM ERCOŞKUN
Yüksek Lisans
Türkçe
1998
Mimarlıkİstanbul Teknik ÜniversitesiMimarlık Ana Bilim Dalı
DOÇ. DR. ALAATTİN KANOĞLU
- Prefabrikasyonda üretim planlamasına yönelik bilgisayar destekli bir bütünleşik veri akış/değerlendirme sistemi
A Computer-aided integrated data flow and evaluation model for production planning in prefabricated building systems
ALAATTİN KANOĞLU
- Sürdürülebilir kalkınmayı sağlamaya yönelik planlama politikaları ve su kaynaklarının korunması
Başlık çevirisi yok
REYHAN YILDIZ